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A
- 基于CPLD的VHDL语言数字钟(含秒表)设计及程序 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。-The VHDL language based on CPLD digital clock (including a stopwatch) design and program By usin
watch
- 使用vhdl设计数码管显示的秒表； 能够准确的计时并显示； 开机显示00.00.00； 用户可以随时清零、暂停、计时；最大记时59分钟，最小精确到0.01秒。-Vhdl design digital display stopwatch accurate timing and display boot display 00.00.00 Users can be cleared at any time, suspend, timing 59 minutes maximum chronogra
EDA
- VHDL实现一个整点报时的秒表第一个子程序-VHDL achieve a integral point time of the stopwatch 1
CPLD_CODE
- 秒表的VHDl软件实现；可调整时间；整点报时；-Stopwatch VHDl software adjustable time whole point of time
miaobiao
- 秒表应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。 秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为B
miaobiao
- 秒表的VHDL语言程序，是实验课上一个课程设计，非常正确，非常好用。-Stopwatch VHDL language program is the experimental class curriculum design, very correct, very easy to use.
EDAmiaobiao
- 基于VHDL语言的EDA秒表作业设计，包括分频、秒表主体和数码管显示译码器，附有工程文件和管脚信息（EDA大作业西电02105143）-VHDL language based the EDA the stopwatch job design, including divide the stopwatch the main digital display decoder, with the project file and pin information (EDA Job Western Elec
Digital-stopwatch
- 数字秒表，用VHDL语言描述，用层次设计概念，将设计任务分成七个子模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来形成顶层文件联试。-Digital stopwatch, using VHDL descr iption, level design concept, the design task is divided into seven sub-module to provide the interface between each module functions and m
Second_VHDL
- 本程序是用VHDL实现的秒表，通过对主时钟进行分频得到低速时钟，以调试通过，大家可以参考。-This program is implemented with VHDL stopwatch, low-speed clock master clock divider to debug through, we can refer to.
miaobiao
- 用VHDL语言实现对FPGA的程序编写，实现秒表功能。-Using VHDL FPGA program written stopwatch function.
miao-biao
- 基于vhdl实现数字秒表，实验报告完整版，代码可直接应用-The lab report the full version of the code can be applied directly on vhdl digital stopwatch
miaobiao
- 基于Max+plus2软件的Verilog VHDL语言的按键控制数码管显示秒表-Based on Max+plus2 software Verilog VHDL language button control digital display stopwatch
vhdl_miaobiao
- 基于FPGA，VHDL实现秒表功能，利用了分频和计数-FPGA, VHDL-based stopwatch function, the use of divide and count
A-stopwatch-based-on-FPGA
- 基于FPGA的VHDL语言编写的秒表的源程序，需要在FPGA的平台下进行仿真。-A stopwatch written in VHDL language based on FPGA
Digital-stopwatch
- 1、了解数字秒表的工作原理。 2、进一步熟悉用VHDL语言编写驱动七段码管显示的代码。 3、掌握VHDL编写中的一些小技巧。 -1, to understand the working principle of digital stopwatch. 2, more familiar with the use of VHDL language driver seven segment display code. 3, master VHDL prepared some of the t
miaobiao
- 利用vHdl描述语言实现的60秒秒表。能够实现60秒的计时功能-Use of vHdl descr iption language implementation 60 seconds stopwatch
seconds-counter
- 在EP2C5T144C8开发板上编的一个VHDL源程序，相当于一个秒表，读数可在4个数码管上显示，通过按键可暂停计数，可继续计数-In EP2C5T144C8 development board this a VHDL source code, the equivalent of a stopwatch, reading on the four digital tube display, can suspend count by buttons, can continue to count
Example23
- 设计一款多功能数字秒表的VHDL小程序，产生100Hz时钟的分频计数器-Design a multi-function digital stopwatch VHDL applet, generate 100Hz clock divider counter
secnew
- 基于FPGA的数字秒表设计。用VHDL语言设计数字秒表。-FPGA-based design of digital stopwatch. Design using VHDL digital stopwatch.
timer
- 基于VHDL语言的一个简单秒表，包含按键消抖模块、数码管译码、计时器等模块。直接适用于basys2和nexys3两个开发板。更改ucf文件后适用于其他开发板-A simple stopwatch based on VHDL, including key debounce module, digital decoder, timers and other modules. Directly applicable to basys2 and nexys3 two development boards